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uartok
- 采用verilog编写的串口通信程序，采用了状态机设计！程序简单，消耗资源少-Serial communication written by verilog hdl. It is designed with FSM. The program is simple,and consume resource is few.
xcv
- verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作-verilog prepared by the state machine detected 00,100 sequences. Achieve input : ... ... 011000010010000 output : 000000000100100 ... ... a
16bit_booth_multiplier_STG
- verilog程序，实现两个16bit数乘法，采用booth算法，基于状态机实现，分层次为datapath和controller两个子模块，testBench测试通过-verilog procedures, two 16bit multiplication, the algorithm used booth. Based on the state machine achieved at different levels for datapath controller and two sub-mo
Verilog_Development_Board_Sources
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code q
03034
- verilog中的一个不用状态机和决断函数就可以实现多重函数赋值的例子，希望对你用帮助。-verilog of a state machine and no decisive function could achieve multiple functions assigned to the case, you want to help.
maxbijiao
- 在quaters下写的比较数的大小输出，verilog语言写的，具有状态机和存储器
verilog_usbblaster
- 用verilog编写的USB下载线程序 实现USB协议和JTAG接口的数据转换实现状态机
Veilogbook
- 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL
VerilogHDLshujicaiji
- 基于Verilog HDL设计的自动数据采集系统 介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。
ADCcaiyang
- 模数转换器AD976采样控制器程序Verilog实现，基于状态机实现
2005-9-5-M8AY1EQBIPZD4SWW
- 介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。
Verilog_code
- 本程序（状态机）使用Verilog HDL语言编写，并通过QuestaSim仿真。
USB_jtag
- 用verilog编写的USB下载线程序 实现USB协议和JTAG接口的数据转换实现状态机。
fft_verilog.rar
- FFT IP core 源码 状态控制机,FFT IP core
Chapter10
- 第十章的代码。 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相
SDRAM
- verilog语言对SDRAM读写时序的描述，采用状态机结构实现的读写功能-timing of the SDRAM read and write verilog language descr iption, a state machine structure to achieve read and write capabilities
Drive-ADS8365-state-machine
- 驱动ADS8365状态机,Quartus II Verilog-Drive ADS8365 state machine, Quartus II Verilog
vendor
- 售货机的verilog模块设计及测试，简单状态机。(Verilog module design and test of vending machine, simple state machine.)
new.v
- 状态机写的axi slave，模式较少，基本功能齐全，轻便,仿真综合通过(AXI4 slave programmed by state machine approach)
SPI接口Verilog实现
- 里面有主机发送模块和从机接收模块。主机发送32位16进制数（一位一位发送），工作在模式0。压缩文件内代码可直接运行，另附上testbench文件可以进行modelsim仿真。此代码根据论坛里一位大哥的代码改编，后来找不到是谁了。。。使用状态机编写主机的发送模块，由于项目仅仅需要主机发送所以从机的接收模块没有写成32位的，但是代码风格清晰，可以直接修改，复写率极高且非常好理解！